Tạp chí Khoa học & Công nghệ, S. 44 (2018)

Cỡ chữ:  Nhỏ  Vừa  Lớn

ĐÁNH GIÁ HIỆU NĂNG CỦA CHIP ĐA NHÂN VỚI CÁC CẤP CACHE

Nguyễn Duy Việt, Dư Đình Viên, Phạm Văn Hải, Vũ Ngọc Hưng, Hồ Khánh Lâm

Tóm tắt


Sự phát triển nhanh chóng của công nghệ chip đa nhân đã làm đổi mới
nhiều lĩnh vực công nghệ như điện tử - viễn thông, công nghệ thông tin. Với sự
đưa vào các tổ chức cache đa lớp, hiệu năng của chip đa nhân đã và đang được
nhiều nhà công nghệ và nghiên cứu quan tâm. Đã có nhiều giải pháp đánh giá
hiệu năng của các chip đa nhân. Trong bài báo này, nhóm tác giả xây dựng mô
hình rút gọn, các biểu thức tính các tham số hiệu năng và sau đó tính toán các
tham số hiệu năng trên cơ sở sử dụng mạng hàng đợi đóng đa lớp công việc dạng
tích (MCPFCQN) với 05 tham số: Số lượng khách hàng, thời gian chờ đợi, thời gian
đáp ứng, mức độ sử dụng và thông lượng. Kết quả cho thấy rằng khi số cấp cache
tăng lên, các tham số: số lượng khách hàng, thời gian chờ đợi, mức độ sử dụng và
thông lượng đều tăng lên, ngược lại, thời gian đáp ứng giảm xuống.

Toàn văn: PDF

Tạp chí Khoa học & Công nghệ / Journal of Science and Technology. ISSN 1859-3585. 

Giấy phép xuất bản: 1608/GP-BTTTT ngày 13/11/2009